Intel，エクサスケール計画の現状を報告。東大教授が語る，「エクサスケール実現に向けた意外な壁」とは？

MICの評価機である拡張カード（のサンプル）を持つKirk Skaugen氏（Vice president and General manager of Intel's Datacenter and Connected Systems Group, Intel）

　Intel本社でデータセンター部門を統括するKirk Skaugen（カーク・スカウゲン）氏が来日。同社の日本法人であるインテルが2011年8月31日に開催した報道関係者向け説明会「データセンター事業戦略：インテルの『Cloud 2015』ビジョンとエクサスケール時代に向けた取り組み」に登壇した。
　内容はバリバリの「企業向け」で，4Gamerの守備範囲からは外れ気味だが，Intelが取り組むメニーコアプロジェクト「MIC」（マイク）の現状が語られたので，要点をかいつまんでレポートしてみたい。

1000人のエンジニアが取り組む

ビッグプロジェクト「MIC」

　MIC（Many Integrated Core）は，その名のとおり，多数のコアを集積したプロセッサだ。ファミリー名は「Knights」（ナイツ，開発コードネーム）で，HPC（High Performance Computing）向けとされている。

45nmプロセスで製造され32コアを集積したKnights Ferryで研究開発を行っているパートナー一覧

　HPC向けプロセッサというと，GPUベースのHPCが高い性能を発揮しているが，GPUをベースとするHPCの場合，ホストCPU――PCならx86――とは異なるアーキテクチャのGPUを利用する，ヘテロジニアス（異種混合）な設計だ。
　これに対して，Knightsファミリーの場合，CPUと同じx86コアを多数集積し，ホストCPUと協調動作して演算性能を引き上げる，ホモジニアスなアーキテクチャになっている。現時点だと，45nmプロセス技術を用いて製造され，32基のx86コアを内蔵した「Kights Ferry」（ナイツフェリー，開発コードネーム）を搭載するPCI Express x16カードが開発者に配布されており，各所で研究開発が進められている。

Knights Ferryのサンプルカード。Larrabee時代の設計そのままで，PCI Express補助電源や，グラフィックス出力コネクタ用の空きパターンも用意されていた。「次のバージョンではデザインが変わる」とSkaugen氏

　ところで，いまx86コアと述べたが，厳正を期すと，Knightsファミリーが搭載するのは，x86コアをベースに拡張されたもので，たとえばAVX（Advanced Vector eXtension，IntelがSandy Bridgeで採用した拡張命令セット）に似た512bit幅のベクトル演算命令などが追加されていたりするのが特徴だ。
　憶えている読者も多いと思われるが，Intelが一時期取り組んでいたオリジナルGPU計画「Larrabee」（ララビー）から派生した，というか，Larrabee計画を修正して引き継いだのがKnightsファミリーであり，MIC計画である。

　Skaugen氏は，MIC計画の進展について「開発は予定どおり進行中だ。Intelは，このMICアーキテクチャを用いて，2018年までに，エクサスケールのHPCを実現する目標を掲げている」と語る。

MICアーキテクチャを武器に，2018年までにエクサスケールを実現する目標をIntelは掲げている

　エクサスケールというのは，1EFLOPS（エクサフロップス，1000PFLOPS＝10の18乗FLOPS）の演算性能を持つコンピュータのことだ。4Gamer読者になじみ深いところでは，NVIDIAなどが米国防総省の関連機関から援助を受けてエクサスケールを目指しているのがよく知られるところである。。

　これに対しIntelは，日本時間8月30日付けで「Intel Federal」（インテルフェデラル）という子会社を設立。Intel Federalは米国政府機関との協業を目指して設立された会社で，Skaugen氏も「米政府と協業してエクサスケールに取り組んでいく」と述べていた。もっとも，ほかの国に門戸を閉ざしているわけではないそうで「日本などとも協業していていきたい」（同氏）とのことだったが。

　さて，2018年に向けた具体的なロードマップだが，Skaugen氏は，22nmプロセス技術を採用して製造される次世代プロセッサとして6月に概要が発表された「Knights Corner」（ナイツコーナー，開発コードネーム）についても触れ，「50コア以上をCPUと同じプログラミング環境で利用できる」と，アピールしていた。
　このKnights Cornerも2018年のエクサスケール実現に向けた通過点にすぎないが，Skaugen氏によると「MIC計画には約1000人のエンジニアが取り組んでいる」そうで，本計画にIntelが本気で取り組んでいることは確かなようだ。

Knights Cornerは，22nmプロセスで製造され，50基以上のx86コアを集積するとされるプロセッサだ。ただし，具体的に何コアで登場するのかは，いまだ明らかになっていない

エクサスケール到達に立ちはだかる意外な壁

石川 裕氏（東京大学 大学院 情報理工学系研究科 コンピュータ科学専攻教授 東京大学情報基盤センター長）

　今回の記者説明会には，国内でKnights Ferryを用いた研究開発を行っている東京大学から石川 裕博士がゲストスピーカーとして招かれ，「MICを使って東京大学がどのようにHPCへ取り組んでいるか」が紹介された。

　まず石川氏はMICを選んだ理由として「GPUは単独で動かない」ことを挙げていた。GPUはホストCPUがないと機能しないが，x86コアを集積したMICはそうではないというわけだ。また，MICは単一のCPUアーキテクチャで構成され，GPUに比べて汎用性が高いことも利点だという。

石川氏が挙げるMICの利点。異種混合アーキテクチャを採らざるを得ないGPUに対し，ホストCPUと同じx86コアで構成されている点が大きな利点とのこと

　石川氏のグループはMICを用いてHPC向けのOSやソフトウェア開発を行っているそうだが，今後の課題としては，演算性能だけでなく，I/O性能の向上を挙げていたのが興味深いところ。氏いわく，「HPCは単純に科学技術演算を行うというだけでなく，ゲノム解析に代表される大量のデータ解析が主要な用途になってきた。そのためにはI/O性能の改善が必要」とのことだ。
　石川氏のグループでは，並列性能の向上とI/O性能の向上を同時に満たすハードウェアやソフトウェアの開発に取り組んでいるという。

大量のデータ解析がHPCの主要な用途になりつつあり，並列性能の向上と同時にI/O性能の向上が必要になっていると石川氏は語る

　そんな石川氏がエクサスケールへ向けたもう1つの課題として挙げたのが「故障」だった。通常，エクサスケールの課題として一般に大きく取り上げられるのは消費電力で，「いまエクサスケールを実現しようとすると，それを賄える電力がない。だから低消費電力化が重要だ」という話がよくなされる。実際，Skaugen氏もそのような話をしていたのだが，石川氏によると，ハードウェアの故障も大きな問題なのだそうだ。

ちなみにこのスライドは，石川氏のグループが開発しているソフトウェアのアーキテクチャ概要。ホストCPUではLinuxベースのカーネルを動作させ，Knightsファミリーのコア上ではマイクロカーネルベースのOSが動作。その上でMPI（Message-Passing Interface）ベースの並列計算プログラムを動作させるという構成だ。だが，「MPIは通信オーバーヘッドが大きいため将来的には利用しない」と石川氏。また，並列コンピューティングに適したファイルシステムの設計なども行っていると語っていた

　大量のCPUを集積するエクサスケールコンピューティングでは，1日を待たずしてどこかのハードウェアが壊れるということが当たり前のように起こりうると石川氏。現状では，演算の途中結果をストレージに出力してハードウェアの故障に対応する手法が取られているが，エクサスケールでは「ストレージに出力し終える前にどこかが壊れる可能性もある」（石川氏）ため，別の手法を開発する必要があるという。


　……というわけで，KnightsファミリやMICアーキテクチャはなかなか興味深いのだが，この技術がコンシューマーに降りてくる予定は今のところない。Larrabee計画の打ち切りから考えても，将来のIntel製統合型グラフィックス機能にこの技術がそのまま採用される可能性は低く，「Knightsファミリー向けに開発されたインターコネクトやベクタ演算周りは応用される可能性があるかな？」という程度だろう。
　ただ，業界をあげて取り組んでいるエクサスケールに向け，Intelがどう取り組んでいるのかは，今後のコンピュータ業界を追ううえで，注目しておくと面白そうだ。

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→インテル
→Intel Federal設立のニュースリリース（英語）